LAE5UM-25F-7BG381E LA-ECP5 Field Programmable Gate Array (FPGA) IC 197 1032192 24000 381-FBGA

HCPL-2611-020E Logic Output Optoisolator 10MBd Schottky Clamped 5000Vrms 15kV/μs

Đặc điểm củaLAE5UM-25F-7BG381E

* mật độ logic cao hơn cho tăng tích hợp hệ thống
 * 12K đến 44K LUT
 * 197 đến 203 I/O có thể lập trình bởi người dùng
* SERDES nhúng
 * 270 Mb/s, lên đến 3,2 Gb/s, giao diện SERDES (ECP5UM Automotive)
 * Hỗ trợ eDP trong RDR (1,62 Gb / s) và HDR (2,7 Gb / s)
 * Tối đa bốn kênh cho mỗi thiết bị: PCI Express,Ethernet (1GbE, XAUI, và SGMII,), và CPRI
* sysDSPTM
 * Kiến trúc cắt hoàn toàn có thể thăng trầm
 * 12 đến 160 lát để tăng và tích lũy hiệu suất cao
 * Hoạt động ALU 54 bit mạnh mẽ
 * Phân chia thời gian Multiplexing Chia sẻ MAC
 * Xấp xỉ và cắt ngắn
 * Mỗi lát hỗ trợ
 * Một nửa 36 x 36, hai 18 x 18 hoặc bốn 9 x 9 nhân
 * Các hoạt động nâng cao 18 x 36 MAC và 18 x 18 Multiple- Multiply- Accumulate (MMAC)
* Tài nguyên bộ nhớ linh hoạt
 * Tối đa 1.944 Mb sysMEMTM Embedded Block RAM (EBR)
 * 194K đến 351K bit RAM phân phối
* sysCLOCK PLL và DLL tương tự
 * Bốn DLL và bốn PLL ở LAE5-45; hai DLL và hai PLL ở LAE5-25 và LAE5-12
* Nguồn đồng bộ I / O được thiết kế trước
* Đăng ký DDR trong các ô I/O
 * Chức năng chuẩn hóa đọc / ghi chuyên dụng
 * Logic chuyển động chuyên dụng
 * Hỗ trợ tiêu chuẩn đồng bộ nguồn
 * ADC/ DAC, 7:1 LVDS, XGMII
 * Thiết bị ADC/DAC tốc độ cao
 * Hỗ trợ bộ nhớ DDR2/DDR3 và LPDDR2/LPDDR3 chuyên dụng với logic DQS, tốc độ dữ liệu lên đến 800 Mb/s
* Hỗ trợ bộ đệm sysI / OTM có thể lập trình rộng rãi
Phạm vi giao diện
 * Kết thúc trên chip
 * LVTTL và LVCMOS 33/ 25/18/15/12
 * SSTL 18/15 I, II
 * HSUL12
 * LVDS, Bus-LVDS, LVPECL, RSDS, MLVDS
 * giao diện đầu vào subLVDS và SLVS, MIPI D-PHY
* Cấu hình thiết bị linh hoạt
 * Ngân hàng chung cho cấu hình I/O
 * Giao diện flash khởi động SPI
 * Hình ảnh khởi động kép được hỗ trợ
 * Slave SPI
 * TransFRTM I/O cho các bản cập nhật đơn giản
* Hỗ trợ giảm thiểu sự cố đơn lẻ (SEU)
 * Khám phá lỗi mềm
 * Chỉnh sửa lỗi mềm mà không dừng hoạt động của người dùng
 * Soft Error Injection Emulate SEU event to debug system error handling (Làm tương tự với sự kiện SEU để gỡ lỗi xử lý lỗi hệ thống)
* Hỗ trợ cấp hệ thống
 * IEEE 1149.1 và IEEE 1532 phù hợp
 * Reveal Logic Analyzer
 * Máy dao động trên chip để khởi tạo và sử dụng chung
 * 1.1 V nguồn điện lõi

Mô tả củaLAE5UM-25F-7BG381E

Gia đình thiết bị FPGA ECP5 Automotive được tối ưu hóa để cung cấp các tính năng hiệu suất cao như:
một kiến trúc DSP nâng cao, tốc độ cao SERDES và tốc độ cao nguồn giao diện đồng bộ trong một
vải FPGA tiết kiệm.

Môi trường & xuất khẩu phân loạiLAE5UM-25F-7BG381E